Clase 7 del 7/5

Buscando diferentes formas de hacer un contador con FF-T que cuente 16 veces en forma regresiva llegamos a la conclusión de que el echo de que la cuenta sea ascendente o descendente depende de dónde miro la señal: si la entrada del clock coincide con el lugar desde donde observo la señal la cuenta será ascendente pero si son diferentes la cuenta será descendente.

• Miro la señal en Q y conecto Q al clock: cuenta ascendente.
• Miro la señal en Q y conecto Qneg al clock: cuenta descendente.
• Miro la señal en Qneg y conecto Qneg al clock: cuenta ascendente.
• Miro la señal en Qneg y conecto Q al clock : cuenta descendente. CONEXIONES CON LOS FF-T
  
• 

Los FF-JK; FF-D y FF-T son todos circuitos sincrónicos cuya salida sólo puede cambiar en el flanco de bajada del clock, nunca en medio de un ciclo.

Para poder generar un cambio de estado independiente del flanco del clock, estos circuitos cuentan con dos entradas asincrónicas: PR y CLR.

• PR: PRESET: si pongo preset en 1 y clear en 0 obtengo como salida Q=1 y Qneg=0.
• CLR: CLEAR: si pongo clear en 1 y preset en 0 obtengo Q=0 y Qneg=1.
• CLEAR y PRESET nunca deben estar en 1 al mismo tiempo.

PRESET	1	0	0
CLEAR	0	1	0
Q	1	0	SINC
Qneg	0	1	SINC

A partir de estas entradas puedo manejar el conteo de una forma independiente a lo que sucede en el clock porque cuando PR o CLR están en 1 el circuito comienza a regirse por la tabla de arriba hasta que ambos vuelva a ponerse en 0, momento en que vuelve a funcionar el clock y, por lo tanto, a ser sincrónico.

¿Cómo hago si quiero que la cuenta no sea siempre hasta una potencia de 2?

Ejemplo: cuenta de 0 a 5.

Para lograr esto necesito utilizar estas nuevas dos entradas con el fin de lograr que la cuenta comience de nuevo en 5 en lugar de llegar a 8.

PR está en 0 todo el tiempo mientras que la entrada del CLR depende de lo que suceda en el circuito AND (la entrada del CLR es la salida del AND, por lo tanto CLR sólo va estar en 1 cuando en el AND se de la combinación 011); es decir, que va estar todo el tiempo en 0 (funciona el clock) hasta que se de de la combinación necesaria para que el AND se ponga en 1.

La salida Q de los tres FF-T está conectada a la entrada del AND, esto hace que el circuito funcione en base a los flancos de bajada del clock (sincrónico) hasta que las salidas sean: Q0=0; Q1=1; Q2=1; momento en el que en el circuito AND se obtiene un 1 como salida y, en consecuencia, CLR se pone en 1 y se da el momento asincrónico: como PR está en 0 y CLR en 1 las tres Q se ponen en 0 y la cuenta comienza nuevamente desde 0.

CIRCUITO

DIAGRAMA DE TIEMPOS

Giselle Arena y Dalmiro Aguirre

Clase 6 - 30/04

Flip Flop T (Toggle-Balance)

Caracteristicas:
1 Sola Entrada.
Q y Q Negado se manejan por Flanco de bajada.
Este Flip Flop se puede hacer modificando un JK.

T	Q
0	Qn
1	Qn Negado

Se mantiene la señal en 1.




Divisor de frecuencia:

Una Aplicación, es poner la entrada en 1 constantemente,

y poner un clock de X frecuencia,

a la salida voy a tener la mitad de la frecuencia,

si pongo un clock de 4 pulsaciones (no se si esta bien dicho),

la salida va a tener 2 pulsos mas largos ya que en el primer flanco de bajada va a ir a uno

ya que hace el opuesto de Qn, en el 2do flanco va a volver a 0,

y en el 3er flanco volvera a 1. (Ver dibujo)




Contador:
Un conjunto de FFT funcionan como contadores que se encargan de contar

la cantidad de pulsos del clock (Flancos de bajada del clock).

Este contador es ciclico, es decir que cuando llega a 7 vuelve a 0 inmediatamente.

Cantidad de Cuentas (CC) = 2 ^ CFF (Cantidad de Flip Flops)

Todas las entradas T Estan en 1 y las salidas son el clock del FF siguiente.
Para que lo cuente no hay necesidad de que el pulso sea continuo.



No sabia si habia que subir el problema, de ser asi avisame y lo subo.
saludos,

Alan RIOS

Clase 5 - 23/4

Para hacer un circuito que almacena las últimas 4 palabras de 5 bits cada una necesito 5 FFD colocados en serie para que vayan guardando las “letras” a medida que van llegando, y otras 4 filas de FFD (con la misma cantidad de circuitos en serie) que memoricen las palabras cuando son enviadas.

Esto es porque necesito tantos FFD (en serie) como bits por palabra y tantos FFD (“en paralelo”) como palabras tenga; teniendo en cuenta que la primera fila no memoriza ninguna palabra sino que sólo se encarga de guardar los bits que van llegando para mandarlos luego todos juntos.

GRAFICO CON TODOS LOS FFD CONECTADOS

GRAFICO DEL DIAGRAMA DE TIEMPO

Para hacer un circuito que almacena las últimas 5 palabras de 2 bits cada una necesito 5 FFD colocados en serie, y otras 4 filas de FFD.

GRAFICO CON TODOS LOS FFD CONECTADOS

GRAFICO DEL DIAGRAMA DE TIEMPO

Conclusiones del diagrama de tiempo del circuito:

Para hacer el diagrama de tiempo hay que tener en cuenta que los datos se toman en el flanco de bajada del clock y que el dato que se toma es el que hay justo cuando empieza a bajar.

Al tomar la “foto” veo que los datos aparecen “corridos” porque, al bajar el primer flanco, Qo está en 0 y sube, pero como toma lo primero toma un 0 y recién el en el segundo flanco toma un 1.

Q2 toma tres 0 seguidos y después un 1 porque, al bajar los primeros dos flancos Q1 estaba en 0 y recién al tercero llega a tomar el 1 que venía del estado anterior de Q1.

Entonces, todo lo que ocurra en un circuito va a ocurrir en el otro con un tiempo de demora.

Giselle Arena y Dalmiro Aguirre

Clase 4 - 17 / 4 / 2008.

(Revisar)
Teniendo en cuenta que ahora nosotros nos basamos en el flanco de bajada del clock para variar las salidas, podemos analizar que sucede cuando el flanco de bajada de nuestro clock coincide con el flanco de bajada o de subida de la entrada “J”.En ambos casos no fijamos el instante donde el flanco de bajada del clock comienza, y en ese instante nos fijamos que valor tiene “J”.
En el caso A, cuando comienza el flanco de bajada del clock “J” esta en “1”, por lo que “Q=1”.
En el caso B, cuando comienza el flanco de bajada del clock “J” esta en “0”, por lo que “Q=1”.
En ambos casos no fijamos el instante donde el flanco de bajada del clock comienza, y en ese instante nos fijamos que valor tiene “J”.
En el caso A, cuando comienza el flanco de bajada del clock “J” esta en “1”, por lo que “Q=1”.
En el caso B, cuando comienza el flanco de bajada del clock “J” esta en “0”, por lo que “Q=1”.

Flip-Flop-Delay

Aplicaciones:
a) Conforma la Señal.

b)?
c) Actúa como Conversor serie paralelo.

Señal Conformada:

Aquí el FFD igualó todos los pulsos, aunque perdí algunos datos (D).
La señal que ahora sale esta conformada, todos los 1 y 0 duran lo mismo.
Si yo no quisiese perder tantos datos lo que tendría que hacer es aumentar la frecuencia del clock, aumentarían la cantidad de flancos de bajada por tiempo y así tomaría más datos.

Registro de desplazamiento: (el segundo FFD toma la salida de Qo, ose en D1 entra Qo)

Podemos Observar

Podemos ver que Qo tiene el nuevo dato y Q1 tiene el dato anterior, por lo que podemos deducir que se produjo un desplazamiento donde yo tengo el dato nuevo en Qo y el dato anterior en Q1.

Este circuito me permite guardar 2 bits; el dato anterior y el nuevo.

Teniendo este circuito, voy a poder guardar tres datos.
Llegamos a la conclusión de que voy a guardar tantos bits, como Flip- Flops tenga.

Conversor Serie Paralelo:

La computadora espera y guarda (a través de este circuito de FFD), X cantidad de bits, ej. 16. Cuando se acumularon los 16 bits (por lo que voy a necesitar 16 FFD) los envía. (También deberá de tener su propio “Clock Interno” para contar 16 bits y luego enviarlos).

Si fuesen 3 bits (o sea 3 FFD):


110 010 010 101 110 001



Llega un BIT, memoriza. Llega otro BIT memoriza (retiene en el circuito el nuevo y el anterior). Llega el tercer BIT, memoriza y retiene los tres Bits en el circuito. EN TONCES AHORA SI EL CLOCK HACE “PLIP” PASAN LOS TRES BITS EN PARALELOS. Luego todo comienza de vuelta, uno memoriza, dos memoriza, tres memoriza, plip envía en paralelo.

Nuestro nuevo circuito de CONVERSOR SERIE PARALELO, será:

En este circuito los FFD de “arriba” deben de hacer un PLIP (?) en el clock, después de que pasen los tres bits en el circuito de abajo (es por eso que el clock de los FFD de arriba son 1/3 de los de abajo). Así manda para arriba los tres bits memorizados en paralelo, para luego poder memorizar otros tres y repetir la cadena.

Martin Junger

Clases 1-2-3 19-26/3 y 9/4

Circuito Biestable

Cuando un circuito se saca de la estabilidad, se estabiliza solo.
Dos estados estables.
Sus salidas son opuestas.

En este caso, hay dos entradas, que las vamos a determinar nosotros, poniendole valores, ya sean 1 o 0, y analizaremos el resultado de las salidas en base a lo que le agregamos.
Q y Q negado, dependen de lo que tenian antes, por eso, elegimos un valor para las salidas.
Cuando armamos la tabla de estados, vamos a poner los valores de Q y Q negado, una vez que el circuito se estabilizo. O sea que escribimos el ultimo valor, el valor una vez que estabilizo el circuito.

Se elige al azar cuanto va a valer Q y para analizarlo, una vez terminado, se ven los valores que se repiten y se llega a esta tabla definitiva:

· Tabla definitiva del FLIP-FLOP RS ASINCRONICO.

· Esta es la menor unidad de memoria para almacenar información. Cuando ponemos 00, el Flip-Flop asincronico, mantiene el valor en las salidas que tenia antes, o sea, guarda lo que tenia.
· El unico valor que no se puede poner, es 11, ya que esta prohibido porque desestabiliza el circuito, no mantiene en sus salidas valores diferentes.
· Siempre su salida Q, va a estar referida al valor que haya en S. Por eso llamamos a S “Set” y a R “Reset”.
· Se llama Asincronico, ya que no depende de ningun patron de tiempo. Ni bien pongo la señal, cambian las salidas.

· Aca, la tabla que nos dio, es opuesta a la anterior del Flip-flop asincronico.

Lo que buscamos es modificar este circuito para que nos de la tabla de la Nor.

Agregando un Not a la entrada de S y R, conseguimos que nos de un circuito opuesto. Conseguimos tener los resultados de la tabla Nor, con los componentes Nand.

Flip-Flop RS-Sincrónico

· Ahora tengo como si fuera un control, el Clock.
· Al poner un 0, las salidas mantienen el estado anterior que tenian, ya que inhabilita lo que pasa en S y R. Esto hace que nos salga 0 negado, o sea 1 en S y R dandonos lo que habia antes.
· SI pongo en el Clock 1, va a responder a S y R. se va a comportar como Asincronico (depende de S y R).


Para realizar los graficos de tiempo, primero vamos a analizar el Flip-Flop asincronico, o sea, no nos vamos a preocupar por lo que pasa en el Clock. Vamos a analizar todo, sin mirarlo.

Ahora si vamos a analizar el Flip Flor Sincronico, o sea que vamos a fijarnos antes que nada lo que pasa en el CLock:
· Si éste esta en 0, no nos fijamos lo que pasa en R y S ya que los inhabilita manteniendo lo que habia antes.
· Si éste esta en 1, nos fijamos lo que pasa en R y S.

Este circuito se le llama FLip Flor por nivel, porque varia en 1 y 0.



¿Como hacemos que varie lo menos posible?

Para que varie lo menos posible voy a crear mas periodos de tiempo en el Clock cuando vale 0, y poco tiempo cuando toma valores 1.

Para que yo lo pueda controlar, voy a tratar hacer que los cambios se produzcan en los flancos o de subida o de bajada (se utiliza nada mas que en los de bajada).
Todo va a suceder en el tiempo en que el Clock baja.
Esto, lo podemos entender como el samplin rate, cambiando la frecuencia del CLock, voy a tener mas o menos muestras de lo que quiero tomar.




Flip-Flop JK Sincronico Por flanco de bajada.

Ilai SZPIEZAK-

RACHKOVSKY